技術革新 imec提出7埃米雙列CFET結構

這張特寫爲一顆單片式CFET技術展品的穿透電子顯微鏡（TEM）影像，該元件制於imec的12吋晶圓研發無塵室。圖/imec提供

比利時微電子研究中心（imec）在本週舉行的2024年IEEE國際電子會議（IEDM）上，發表一款基於互補式場效電晶體（CFET）的全新標準單元結構，內含兩列CFET元件，兩者之間共用一層訊號佈線牆。這種雙列CFET架構的主要好處在於簡化製程和大幅減少邏輯元件和靜態隨機存取記憶體（SRAM）的面積—根據imec進行的設計技術協同優化（DTCO）研究。與傳統的單列CFET相比，此新架構能讓標準單元高度從4軌降到3.5軌。

目前半導體業在製造（單片）CFET元件方面持續獲得重大進展，這些元件預計會在邏輯技術的發展歷程中接替環繞閘極（GAA）奈米片架構。n型和p型場效電晶體（FET）的元件堆疊在結合晶背供電和訊號佈線技術後，可望帶來功率、性能和麪積（PPA）方面的優勢。然而，在電路層面，目前還有把CFET整合到標準單元的幾種技術方案，用來維持甚至是強化預期的PPA優勢。特別極具挑戰的是中段製程的連接性，也就是把源極／汲極和閘極接點連接到（晶圓背面和正面）第一金屬導線層的內連導線，以確保從元件頂層到底層具備功率和訊號傳輸的連接性。

imec從一項比較不同標準單元結構的設計技術協同優化（DTCO）研究展示了雙列CFET在7埃米（A7）邏輯節點提供了權衡可製造性和麪積效率的最佳取捨。此新架構以一個基礎單元爲開端，該CFET單元內的一側針對功率連接進行優化，包含一條把功率從晶背傳輸到頂層元件的電源軌（接地電壓Vss），以及一條用於底層元件的直接晶背連接。該CFET的另一側則爲訊號連接進行優化，方法是提供一層中間佈線牆（middle routing wall）來連接元件頂層到底層。接着，利用反射製出兩個這種基礎單元，形成雙列CFET標準單元（包含兩列堆疊元件），這兩個單元共用同一個中間佈線牆來進行訊號連接。

imec設計技術協同優化（DTCO）研究計劃主持人Geert Hellings表示：「我們的設計技術協同優化（DTCO）研究顯示每3.7個場效電晶體共用一箇中間佈線牆就足以建立邏輯和SRAM單元。比起「傳統的」單列CFET，這能讓我們進一步縮短標準單元高度，從4軌降到3.5軌。對SRAM單元來說，這代表着面積大幅縮小了15%。與像是14埃米（A14）奈米片技術製成的SRAM相較，雙列CFET型的SRAM可以實現超過40%的面積縮減，持續推進SRAM的微縮之路。」 這種雙列CFET也能帶來製程的簡化，因爲兩列CFET元件之間共用一條中間佈線牆的溝槽。如有必要連接頂層和底層元件，這種雙列CFET免除了形成極高深寬比通道的需求，進而減少中段製程的流程複雜度和成本。

Geert Hellings補充：「從7奈米的技術節點開始，除了傳統的元件微縮，運用設計技術協同優化（DTCO）來進行標準單元最佳化對於不同技術節點的微縮密度升級來說越來越重要。在我們爲CFET架構進行的設計技術協同優化（DTCO）研究中，我們先設想了未來CFET晶圓廠的製程能力，以確保實現可與產業接軌的製造流程。透過在imec的12吋晶圓無塵室進行技術概念驗證，我們也驗證我們的虛擬晶圓廠概念。這種結合虛擬晶圓廠和真實試驗製程活動的做法，對推進我們的技術發展來說至關重要。」

imec也在IEEE國際電子會議（IEDM）透過實驗展示了這種雙列CFET架構的一個關鍵組件，即一顆功能性單片CFET，該元件具備直接連接到底部pMOS元件源極／汲極的晶背接點。我們利用極紫外光（EUV）晶背圖形化技術實現了這點，該圖形化技術確保了晶背的功率和訊號佈線稠密，還能緊密疊對（精度小於3奈米）晶圓正面製成的源極／汲極與晶背接點和後續的晶背金屬層。

（a）單列CFET（b）雙列CFET的概念示意圖。此爲一顆正反器（D型正反器，或稱爲DFF）的佈局，顯示了當標準單元從單列轉變爲雙列CFET時，高度和尺寸減少了24奈米（或12.5%）。圖/imec提供